全電阻耦合器電路 惠斯通電橋Wheatstone Bridge

全電阻耦合器電路 惠斯通電橋Wheatstone Bridge

        2023年榮耀Honor在發表會展示了射頻增強芯片C1 [1]，後來小米也跟推出信號加強芯片T1[2]，如果光看射頻硬體架構主要是圍繞在a. 天線阻抗調諧上(Antenna Tuning)，然後在搭配一些b. 阻抗調諧(Impedance Tuning)與c.演算法(Algorithm)，形成一個獨立的天線閉環控制系統(Closed-Loop Antenna  Tuning CLAT)，當然這個系統可大可小你也可以冠上最近流行的詞AI人工智能變成”人工智能天線調諧AI-Antenna Tuning”，要達成這個目的首先硬體上天線要能有一定範圍的動態調整空間，然後要能夠偵測天線阻抗的狀態(VSWR Detecting)，最後再透過每一家的演算法來完成整個CLAT System，其中有不少廠家想說能不能整合在一起獨立一個子系統呢！

 

        當時在收集相關資訊的時候，查到了一台隨身的網路分析，淘寶上一台才賣人民幣1000不到，新台幣大概也就是4500左右，淘寶上有NanoVNA, LiteVNA, MiniVNA不同名稱，但外觀跟功能都一樣，估計是同一個公版改出來的，查了一下算是一個開源的項目吧[3][4]，作者有把原始的電路設計，軟體與硬體都分享出來，網路上也有一些人分享其工作原理的影片[5][6]，對於想要學習網路分析儀原理是一個很好的題材，想當初大學第一次使用網路分析儀還是綠色CRT螢幕，單色印表機，3.5吋軟碟機在當時實驗室能擁有這台儀器是多少教授的夢想，因為不貴就買了一台回來玩，其實量測結果在一些場合已經很夠用，例如現場除錯，天線設計微調，手機或路由器射頻阻抗匹配，有能力改一下一些射頻元件量產測試也都夠用(filters, LNAs, RF switches etc.)。

        NanoVNA的電路架構裡面有一個Bridge電路，是一個全電阻的耦合器電路惠斯通電橋Wheatstone Bridge[7]，一個全電阻網路可以達成方向耦合器效果？這個對一個射頻沒學好的職場老屁股而言是一個挺新鮮的事情，因為射頻理論會有入射波a1與反射波b1的波動方程式的概念，這個電橋只有電阻分壓能解出類似微帶傳輸線或LTCC方向耦合器[8]的效果嗎？但同一個電路無論用電路學或微波工程的方法解出來的答案是一樣的，例如之前介紹過用兩種不同方法解反射係數[9]。

6dB等分惠斯通電橋耦合器

     這裡先用對稱的Wheatstone Bridge來當設計一個類似6dB方向耦合器電路，如果是要當RF VSWR偵測還需要Rcross這個電阻，這電阻一般在講惠斯通電橋是沒提到，完整推導過程這裡就不演繹，有興趣可以參考[10] “The Wheatstone Bridge: How Does It Impact VNA Measurements?”有完整的推導過程，這裡主要用模擬軟體展示這個電路的工作狀態，如果是一個6dB等分的電路下面的電阻配置為：

R1=R2=Rcross=R3=50Ω

會叫做電橋主要是訊號要透過量測跨在R1, R2與R3, RL之間的電阻Rcross兩端電壓差取出，所以先觀察第一個條件當RL=50 Ω的時候，這時候因為R1:R2 = R3:RL，所以無論Rcross等於多少，兩端的分壓都會相同也就是Vcross會為 0V，如果是一個耦合器也就是b1沒有功率b1=0。

第二個條件假設RL為短路與開路的兩個條件，這裡就不手算了直接跑模擬看看(要算也很不複雜)，模擬的接線如下(QUCS)，首先我們先跑一個匹配狀態下 RL=50Ω的結果，此時的Vb1為0V這結論沒有問題，Vb2為0.5V，因為有四個相同的電阻，所以實際分到負載RL的功率只剩下原本1/4也就是-6dB，也就是說這個耦合器電路本身插損為6dB。

        底下在看看開路RL=10MΩ與短路RL=0Ω的情況，當負載為短路或開路Rcross跨壓分別為0.25∠0與0.25∠180，耦合係數Coupler Factor計算一下為6dB(這裡的耦合電路要跟RL=50Ω條件下對比)，也就是說當訊號全反射的時候ISO訊號大小會相等但是相位相差180度的情況，這行為也符合耦合器的特性，所以目前為止可以把這個全電阻電橋網路當作一個有6dB插損，耦合係數為6dB的耦合器電路來使用。

        但可能有朋友會問那任意阻抗會正確嗎？會不會剛好在這三個極端條件成立，這裡假設天線阻抗Γ = 0.5，任意相位的情況下這電路是否還能反應出預期的特性，首先初始條件透過Γ的公式可以得到RL：

|Γ| = (RL – RS)/(RL+RS) = 0.5, RL=150Ω

這裡取RL=150 Ω在搭配50Ω傳輸線不同相位達到任意阻抗的效果，模擬環境架設如下，透過參數掃描傳輸線的相位從0 ~ 180deg，按照理論預期Vb1應該等於:

Vb1=Γ * Vb2’, Vb2’ = Vb2 @ RL=50Ω

 

所以Vb1電壓振幅應該等於0.125V，模擬結果也符合預期，而且如果也能夠反應反射端口的相位變化，但如果目標是反射係數最小化的查找，就只需要比較電壓振幅大小搜尋到最小低壓即可。

低插損惠斯通電橋耦合器 Low Loss Wheatstone Bridge

        上面對稱6dB惠斯通電橋大家可以看到一個很明顯的缺點，那就是有6dB的插損(insertion loss)，如果用在儀器量測上面是沒什麼關係，但如果放到實際應用電路上，你想想一個有6dB衰減的耦合器能接受嗎？所以要降低插損可以透過以下的配置，如果n夠大R3就會變小大部分的能量就會分配到RL上面，而且這個比例會讓a1看進去的阻抗還是維持在50Ω，是個相當巧妙的配置。

        假設n=20的例子來看一下結果，Rcross = R1=50Ω, R2 = 1000 Ω, R3= 2.5Ω, 模擬環境與結果如下，插損就會從6dB變成0.43dB，因為R1:R2等於R3:RL所以匹配情況下Vb1上面的電壓會為0V，保持原本應該有的特性。

 

一樣計算Coupler Factor耦合量n=20與n=1耦合量會從6dB變成26.4dB，這個特性也跟一般理想射頻耦合器類似，耦合量越大插損越小，只是理想的微帶傳輸線耦合器的插損是來自功率分配而不是本身電阻特性。

雙向惠斯通電橋耦合器 Bidirectional Bridge

        看到這裡有些朋友可能會發現，這個電阻電橋似乎沒辦法跟傳統射頻耦合器做成四埠元件，只能有ISO (REV)埠，在討論如何搭建四埠電路，首先先看看要如何從ISO(REV)埠配置成CPL(FWD)埠，其實概念就是把輸出端口當作輸入端口即可，如下只要把R1與R2放到輸出端即可，這樣整體配置都還是可以維持理想的匹配結果。

 

        那如果同時要有CPL(FWD)與ISO(REV)的四埠耦合器呢？直覺上把上面兩組並聯在一起即可，實務上也是這麼做，參考[11] ADI應用文件與對應的產品規格書ADL5920 “9 kHz to 7 GHz, Bidirectional RMS and VSWR Detector”，可以看到2R與20R就是原本的R1與R2左右個一組，VFWD與VREV分別對應CPL部與ISO埠，相關原理推導與產品應用事項有興趣的朋友可以下載來看看。

心得

        個人覺得電阻式電橋耦合器最有趣的點是可以使用電路學分壓定理來分析，不用知道入射波V+與反射波V-的理論，這個對微波射頻還是一個玄學的朋友是個很好的題材，使用Wheatstone Bridge當作方向耦合器因為電路上只有電阻，架構上頻寬或整合性到Single Chip上有一定的優勢，但看一下ADL5920的規格書在高頻工作的時候因為需要把取電阻兩短電壓出來，高頻寄生效應會導致方向性Directivity與輸入匹配Return Loss性能惡化，但工作頻率可以到非常低頻，所以青菜蘿蔔各有千秋，看不同應用場合、價格與性能來決定。

   

參考資料

[1] 荣耀Magic5 Pro所谓的射频增强芯片C1会是什么东西？Antenna Tuner 天线调谐器, Impedance Tuner System 阻抗调谐 或LNA低噪声接模块? - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/623293089

[2] High Voltage Antenna Tuner: 如何产生高电压射频讯号来验证Vpeak - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/686281878

[3] About NanoVNA

https://nanovna.com/?page_id=21

[4] About NanoVNA V2

https://nanorfe.com/nanovna-v2.html

[5] QSO Today Academy, YouTube, “The nanoVNA Vector Network Analyzer”

https://youtu.be/qmL3uOCLetE?si=tHD9gFLSE_1HQ9VJ

[6] IMSAI Guy, YouTube, “#363 NANOVNA How it works theory of operation”

https://youtu.be/cU05VVFl0N0?si=J1TUc6q5PbSfLFPF

[7] Electronic-Tutorials, “Wheatstone Bridge”

https://www.electronics-tutorials.ws/blog/wheatstone-bridge.html

[8] 电路学Electric Circuit与微波工程Microwave Circuit看阻抗匹配的切入点 - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/623860977

[9] Mohamed M. Fahmi; Jorge A. Ruiz-Cruz; Kawthar A. Zaki; Andrew J. Piloto, “Multilayer Multi-Section Broadband LTCC Stripline Directional Couplers”, 2007 IEEE/MTT-S International Microwave Symposium

[10] Microwaves & RF, “The Wheatstone Bridge: How Does It Impact VNA Measurements?”

https://www.mwrf.com/technologies/test-measurement/article/21849280/copper-mountain-technologies-the-wheatstone-bridge-how-does-it-impact-vna-measurements

[11] Eamon Nash and Eberhard Brunner, ADI, “An Integrated Bidirectional Bridge with Dual RMS Detectors for RF Power and Return-Loss Measurement”

https://www.analog.com/en/resources/analog-dialogue/articles/an-integrated-bidirectional-bridge-with-dual-rms-detectors-for-rf-power-and-return-loss-measurement.html

 

 

 

 

 

 

大功率射頻SOI開關為什麼使用推疊電晶體Stacked FET？為什麼頻率低功率承受度會變差？

 

        大功率射頻SOI開關常聽到要用推疊電晶體(Stacked FET)設計，在大功率下開關的哪個地方會先掛掉呢？ 延續上回討論SOI 負電壓產生器的內容[1]，射頻開關工作時候就兩個狀態”開 ON”與”關 OFF”，一般簡化模型如同文章[2]提到，當開關開啟的狀態可以視為一個小電阻Ron，當開關關閉的時候可以視為一個電容Coff。

 

        所以在一個SP2T的架構中，當射頻通路一開啟，整個開關的狀態會如下所示，當射頻訊號持續增加，無論什麼器件肯定是會掛掉，那射頻開關掛在哪裡？簡化SP2T電路中只有電阻R與電容C，那要壞就兩種情形：

1.      1. Ron被燒毀

2.      2. Coff被擊穿

 

        要避免電流過大把Ron燒掉，那就把電晶體並聯(類似整個元件變大)電流承載能力也就會變大，那電容Coff就是多推疊(stacked)一顆把電壓分掉，但這兩個是有點衝突，為了增加耐電流能力並聯電晶體，這同時也會增加Coff的電容值，整個開啟通道其實就是一個RC低通濾波電路，這個會讓整個高頻的性能惡化，這也是為什麼很多射頻開關SOI制程會特別用Ron * Coff這個乘積來反應每一代制程的能力。

 

        在GSM應用場景當天線失配或沒設計這麼好的時候，射頻訊號電壓擺幅Vpeak會高達40V [3][4]，這遠超單位電壓體的能承受的範圍，所以須要推疊(Stack)來避免元件因為電壓過高受損，參考[3]須一般須要推疊10 – 12顆，但這個取決SOI制程能力還有一部分設計能力，實際佈局上電壓分佈不會這麼理想的[5]，這個須要設計者仔細評估寄生效應對設計影響。

 

        電晶體是三個腳的元件如果把Body算進來也可以算四根腳，而且Gate與元件之間會有一層氧化層(oxide layer)，這結構形成了電容的結構Cgs and Cgd，而且隨著制程的演進工作電壓降低的同時崩潰電壓也是一直往下降，以NXP B1107這顆用在RF開關應用5V MOSFET規格書，其中BVgs與BVgd規格書大概是1.4X 工作電壓7V，一般崩潰電壓會在1.5X工作電壓以上，但應該還是有一些特別的制程，所以常見 2.5V SOI元件BVgd and BVgs以1.5X來算也差不多是3.75V。

 

        回到射頻開關如果堆疊了10顆電晶體，射頻訊號OFF State那在OFF STATE那一路每一顆Drain to Source Vds會除以10，如果發射訊號為40V那每一顆Vds為4V，但堆疊在最上頭的FET的Vd會直接承受射頻率訊號的擺幅，關閉狀態閘級邊壓電壓Vg為-2.5V那Vsd最高壓差可能會高達42.5V (-2.5 – 40V = -42.5V) ………..嗎？

       

        以上的電路本身是沒有問題，但我們須要把寄生電容Cgs, Cgd與Rg考慮進來，比較複雜的還要考慮Body to Source與Body to Drain的寄生電容Cbs and Cbd [6]，但這裡簡化一下假設Cgs等於Cgd且Cgs遠大於Cds，所以可以Cds忽略不計。

        實際電路閘級控制電壓Vg會透過一個偏壓電壓Rg連接過來，並且供電側放置足夠大的去耦電容或低通濾波器隔離交流訊號(AC ground)，那模型就會變成下圖的樣子，

        Cgd與Cgs假設0.1pF，射頻訊號頻率為1GHz，此時當電容阻抗 -j1592Ω，如果Rg電阻夠大（大過電容容抗），也就是射頻訊號看到不Rg，Vg的電壓會等分除以二，如果Rg電阻太小會把Vg的電壓往下拉，造成Vd電壓過大，我們觀察一下只有一顆電晶體Rg分別100k與1k的分壓情形：

1.      Rg = 100kΩ, Vg與Vd最大的電壓差Max Vgd為0.5V (1/2 Vd)

2.      Rg = 1kΩ, Vg與Vd最大的電壓差Max Vgd為0.73V 。

如果Rg遠大於寄生電容Cgs與Cgd，此時閘級上的電壓會隨著RF訊號一起擺動電容，假設元件對稱Cgs=Cgd，那Vg上面的電壓會等於1/2Vd，這裡假設Cgd與Csg最大能承受的電壓為0.5V，當Rg夠大100k的時候，Vpeak電壓可以到1V，但當Rg相對小為1k的時候，第一顆Vg分壓下來的電壓會小餘1/2Vd，為了讓不讓Cgd超過0.5V輸入訊號RF Signal電壓Vpeak要降到0.67V，計算一下整體最大功率承受能力惡化了：

20*log(0.67/1)=-3.48dB.

 

        來看一下兩顆電晶體推疊的情形，當Rg為100k的時候，Vgd不超過0.5V可以直觀的想到最大電壓承受能力會翻倍(x2)，換算成dB則是多了6dB，但當Rg 一樣為1k的時候，此時功率承受能力會惡化:

20*log(0.636/2)=-9.9dB

 

        那為什麼不把Rg變的夠大不就好了？這個可以參考[7] pSemi “RF Switch FET Low Frequency Power De-Rating: Design Challenges and Trade-offs”這篇文章，最直接聯想到的問題是Rg過大整體的開關時間會變慢(RC time constant)，當然還有一些跟制程相關的因素，但在常用的Sub3G頻率範圍700MHz ~ 2700MHz似乎都不是太大的問題，但在超低頻(<100MHz)這個問題就會浮現出來了，例如剛剛的案例把頻率降低到50MHz，在兩顆疊管的情況下電壓分佈就開始不均勻，如果推疊數量更多這問題會更嚴重。

        例如pSemi PE42525這顆超高頻60GHz SOI開關的規格書[8]，在頻率低於5GHz的時候整個功率承受能力隨著頻率變低而變低，但這可能是這顆產品是特別設計在超高頻應用，但如同[7]提到如果是工作在超低頻<100MHz整個開關設計考量會變的不太一樣。

         這文章就寫到這裡了，主要是最近回顧SOI開關的一些文章的一些筆記並與朋友之間討論曾經卡住的的盲點，也補充先前一篇CW與Pulse Mode時候看到低頻功率下降問題[9]做個小筆記，如果有寫錯或要討論也歡迎留言給我。

 

參考資料

[1] 為什麼SOI射頻開關會產生干擾(desense)？規格書沒有告訴你的事雜散特性 - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/1696705135

[2] Marki Microwave Technical Note, “Why SOI? Marki Enters the Silicon World”

https://markimicrowave.com/technical-resources/tech-notes/why-soi-marki-enters-the-silicon-world/

[3] Alvin Joseph, Alan Botula, James Slinkman, Randy Wolf, Rick Phelps, Michel Abou-Khalil, John Ellis-Monaghan, Steven Moss, and Mark Jaffe, “Power Handling Capability of an SOI RF Switch”, 2013 IEEE Radio Frequency Integrated Circuits Symposium

[4] High Voltage Antenna Tuner: 如何產生高電壓射頻訊號來驗證Vpeak - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/686281878

[5] Yu Zhu, Oleksiy Klimashov, Ambarish Roy, Guillaume Blin, David Whitefield, and Dylan Bartle, “High Voltage SOI Stacked Switch with Varying Periphery FETs”, Skyworks Solutions, Inc.

[6] Arash Hejazi ; Reza E. Rad ; S. A. Hosseini Asl ; Kyung-Duk Choi ; Joon-Mo Yoo; Hyungki Huh; Seokkee Kim ;Yeonjae Jung ;Kang-Yoon Lee; “A High-Power 3P3T Cross Antenna Switch with Low Harmonic Distortion and Enhanced Isolation Using T-Type Pull-DownPath for Cellular Mobile Devices”, Sensors 2022, 22(14), 5461

[7] Jarred Moore, pSemi Senior Staff Field Applications, “RF Switch FET Low Frequency Power De-Rating: Design Challenges and Trade-offs”

[8] pSemi, PE42525, UltraCMOS® SPDT RF Switch, 9 kHz–60 GHz 

[9] 射頻器件的功率耐受度與調製波型的關係？要用CW, Pulse Mode還是Modulation Signal測試驗證呢？ - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/706304516