為什麼SOI射頻開關會產生干擾(desense)？規格書沒有告訴你的事雜散特性

         射頻SOI開關RF SOI Switch雖然是由電晶體(transistor)構成，但在工作上比較類似一個被動元件例如衰減器，假設有一個開關插損(insertion loss IL)為0.5dB，那在接收鏈路計算上經過此開關SNR會惡化0.5dB (訊號變小)整體的靈敏度會跟著降低0.5dB，但有時候測起來下降幅度會超過預期!  而且還有頻率選擇的行為，怎麼經過一個開關會有這種現象呢？

 
開關的狀態與控制電壓

        早期手機射頻開關都是以GaAs pHEMT為主，現在還有部分的WiFi產品都還是再用pHEMT制程來設計開關，兩個材料有什麼區別這裡就不探討有興趣的可以參考[1]或網路上搜一下也有很多相關的文章，但在查之前我們用商業邏輯角度思考一下答案，SOI相較之下一定是提供非常好的性價比，所以即使特性上有差那麼一點還是佔據了大部分的市場份額，但還有少部分須要pHEMT開關的性能優勢，但優勢不夠多所以漸漸被SOI取代。

[1] SKYWORKS APPNOTE

        剛工作的時候那時候手機還是GSM 四頻機Quad-Band為頂規的年代，我不確定是誰把SOI導入到主流手機功率放大器模組開內部關上，但我接觸的第一個商用SOI產品是Renesas 88163 （很多人不知道Renesas 早期有賣功率放大器模組吧），當時的確也是讓大家Wow了一聲。

        開關SW的開關邏輯在開啟的狀態ON state希望VGD(Voltage between Gate and Drain)越大越好，但不能高過元件的工作電壓，例如一般常見的2.5V器件 VGD標準為2.5V，反之關的狀態OFF state VGD要負越大越好，但電壓差也不能超過2.5V，雖然有些時候會偷一點點電壓讓性能夠好一些[2]，但範圍也不能太大否則會影響器件的長期使用的可靠性(Reliability)，早期pHEMT與SOI開關的控制方式為單電壓邏輯控制(Single Positive Supply)，所以電晶體要開VG給2.5V然後VD與VS接到0V這樣VGD為2.5V，如果要電晶體關閉因為只有一組電壓，此時VG給0V但VD與VS 給2.5V，這樣VGD就等於-2.5V如下圖所示：

        這裡以單刀雙擲SPDT(single pole double throw)開關來解釋單電源控制的實際配置，每個開關單元不能直接接在一起，須要在每個開關單元之間放置隔直電容(DC blocking capacitor)來避免控制電位短路干擾，假設當RF1這一路要通的時候，另外RF2通路要關閉，每個開關單位的狀態如下，電晶體除了閘極Gate要給定控制電壓外，也要同時提供源極Source與汲極 Drain電壓狀態，所以須要隔直電容來避免直流短路。

        但這種控制方法好處是只須要一個正電壓源，邏輯簡單切換速度快，並且沒有其他額外的雜散產生(這個等一下會提到)，但缺點也很明顯須要很多晶片等級的電容，在開關埠數增加電容面積會變的很可觀，晶片面積就是成本，所以目前主流採用的控制方法都是正負電壓源控制方法，如下圖改成負電壓控制整個電路的隔直電容都可以移除，因為RF口電壓為0V，所以大部分情形也不須要外部PCB的隔直電容，但注意不能有其他DC電壓由外部灌入影響開關器件的控制狀態。

 負電壓產生器Negative Charge Pump

 

          那問題來了負電壓哪裡來？一般生活中如果有兩個電池，把正負極相連的節點當作系統參考地，這樣原本的負極與正極就會有是一對正負電壓源，但一般的手機電池就是一正一負輸出，沒有負電壓這個配置。

 

       實際上是須要一個負電壓產生器Negative Charge Pump Circuit，網上搜尋Negative Charge Pump電路設計有很多類型，但基本原理是差不多的，Pump泵浦這個字很具向化，舉例來說類似拿著水瓢在水龍頭接了水然後走到大水桶注水，只是電路上這臉盤與水桶都是電容器，下圖為工作原理流程，逐步來看一下：

Step 1: 將電容Cp(水瓢)去取電，電容會被充電到電源電壓+5V

Step 2:  取下電容, 此時電容如同一個+5V小電池

Step 3: 把電容反轉一下，極性從+5V變成-5V (這個只是參考點變更)

Step 4: 接上負載電容CL回路

Step 5: 接上回路電容Cp往負載電容CL充電，電壓VL由0V充電到-2.5V.

          然後重複以上的動作負載電容電壓會逐步的充電到-5V，這條件下需要4次才能把電壓充到90%的目標電壓，當然這個條件是基於充電電容Cp與負載電容CL是一樣大，而且負載沒有在抽電的情況下。

        實際電路實現參考[3]用LTspice搭建一個理想的負電壓產生器，電路上除了充電電容Cp與負載電容CL外，還有幾個理想開關來決定充電電容Cp是在跟電源取電與跟負載電容CL放電，這切換動作由時鐘Clock來決定。

        直觀上時鐘速度越快(clock rate)或Cp電容越大充電速度也越快，這個速度就會影響電路的啟動時間(settling time)，但設定太快干擾的問題會惡化，所以目前常見的作法會在前面一段時間時鐘的速度較快當穩定後，在切換成較低速率的時鐘來維持負電壓輸出降低干擾的問題。

 

時鐘引起的雜散干擾Spurious Emission caused by clock

        上面講了這麼多主要是要帶出SOI射頻開關，內部負電壓產生器須要時鐘訊號，既然有時鐘訊號在頻譜上就會產生對應的諧波造成干擾，常解desense的朋友一定知道，有人的地方就有江湖、有時鐘的地方就有干擾，當然全部的數位訊號(方波)都是，只是一般不會想到開關自己內部也有時鐘，找錯方向一直在找周邊的干擾源。

 

        剛剛提到為什麼負電壓內部時鐘頻率越高干擾就越大？如下圖比較兩個方波訊號原本的頻率為f0第二個訊號頻率為2*f0，振福大小相同，把這兩個訊號轉換成頻譜訊號比較主頻fundamental與諧波harmonics訊號大小一樣，但2*f0時鐘訊號整體頻譜平移到高頻，雖然每個開關干擾成因都不太一樣，但設計目標都是希望時鐘訊號是跟其他電路隔離，可以無論考慮在周詳時鐘電路就在開關主體旁邊，兩個電路模組會有”寄生耦合”產生，而電容的阻抗公式為Zc=1/wC所以頻率越高電容的阻抗Zc就越小，時鐘訊號也就更容易順著寄生電路耦合到其他電路上造成干擾。

 

開關規格書指標

        那反應在開關規格書上面應該看哪個指標?  參考[4] Peregrine部分產品的規格書會提到Spurious Performance這指標，其中也提到如果雜散要更低一些，那就外給負電壓，當外部偵測到負電壓內部應該會把NCP關閉就變成一個傳統的開關。

 

          但大部分應用在手機主流SOI開關規格書都不會寫這指標，包含國際大廠與國內廠商，那不寫是代表內部沒有負電壓產生器是用單電源控制方法嗎？ 其實大部分都還是用負電壓控制方法，沒有寫這規格很多時候可能是客戶沒問沒要求，不知不覺變成一個慣例，但頭部產商都會有自己內部對應的驗證方法與規格來保證其產品特性。

測試驗證方法

           測試驗證開關雜散的方法就很直觀了，但有一些細節這裡可能會遺漏，如下圖在驗證開關雜散直接接頻譜測就可以，但是這雜散功率很小，而且內部時鐘沒有鎖相回路並不是那麼穩定，所以在測試的時候須要在開關與頻譜之間接個低雜訊放大器，降低整體量測環境的底噪，頻譜的RBW頻寬不要為了”肉眼”看到底噪很低設定的很小，這除了速度慢外也很容易錯過雜散訊號，因為雜散的訊號頻率不是那麼穩定，所以建議可以設定在100kHz左右。

 

        上面為小訊號測試方法，量測雜訊高次諧波直接洩漏到射頻口的大小，另外一個為大訊號測試，開關在大功率的時候非線性特性會讓開關如同一個混頻器，時鐘雜散功率較低頻的訊號會與射頻訊號混頻帶到射頻接收頻段(FDD band)，驗證的方法跟小訊號量測方法類似，但須要對應的雙工器與射頻放大器，還有大訊號驗證與小訊號驗證是兩個獨立的測項。

        最後最直接的方式就是直接上手機驗證，直接看手機應用上結果是不是符合需求，如果是一個pin to pin疊代的產品這個作法的確比較有效率，但可能會有疑慮要看多少台手機才算OK？ 只看這一台能代表全部嗎？ 是不是要多驗證幾台？ 而且如果是新產品可能會找不到對應的樣機驗證。

        雖然使用負電壓控制有時鐘干擾問題、開啟穩定時間的問題，但並不是不能克服，良好的設計下也都能滿足目前通訊系統4G/5G與WiFi的應用，目前主流SOI開關還是以負電壓控制為主。單電源控制放按須要隔直電容造成晶片面積增加，但還是有其優點所以也有人提出新的單電源架構來改善這些缺點，例如文章[5]就提中一個新的單電源架構，整篇內容還不錯喜歡進一步研究的朋友可以下載來看看。

 

參考文獻

[1] SKYWORKS APPLICTION, “Choosing RF Switches For Smart Mobile Device Applications”

[2] F. Gianesello, A. Monroy, V. Vialla1, E. Canderle, G. Bertrand1, M. Buczko1, M. Coly,Jeff Nowakowski1, N. Revil, L. Rolland, D. Gloria, A. Juge1, S. Gachon, J.P. Aubert and E. Granger, “Highly linear and sub 120 fs Ron x Coff 130 nm RF SOI Technology Targeting 5G Carrier Aggregation RF Switches and FEM SOC”, SiRF 2016

[3] Exploring Output Ripple in a Negative Voltage Charge Pump Using LTspice

https://www.allaboutcircuits.com/technical-articles/exploring-a-negative-voltage-charge-pump-in-ltspice-output-ripple/

[4] Peregrine semiconductor, “PE42520 Datasheet”

[5] Donggu Im, Member, IEEE, Bum-Kyum Kim, Do-Kyung Im, and Kwyro Lee, Fellow, IEEE. "A Stacked-FET Linear SOI CMOS Cellular Antenna Switch With an Extremely Low-Power Biasing Strategy", IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 63, NO. 6, JUNE 2015

功率放大器穩度性測試方法PA Stability Testing Method

         功率放大器規格書上都會提到兩個重要硬指標：健壯性[1] Ruggedness(雖然有人翻譯成魯棒測試，這有點類似音譯的翻譯，意思上是指功率放大器在失配下是否會受損的耐受程度)與穩定性Stability，這兩個測試環境架設長的挺相似的，有些朋友看到第一時間還會反應這不就是[2] Load-Pull 負載推移測試嗎？

         其實也沒錯Load Pull或Source Pull測試目的是驗證在不同輸出阻抗或輸入阻抗下功率放大器的特性，常看的指標有功率(Pout)、效率(Efficiency)、線性度(ACLR, EVM)與諧波(harmonics)，而健壯性測試與穩定性測試則是在檢查功率放大器模組在一些特定場景與條件下應用會不會燒毀受損(burnt-out)與自激oscillation產生非預期的雜散訊號(spur)，這些條件一般包含:

a.      1. 功率(Power), 電壓(Voltage), 溫度(Temperature)  。

b.     2. 輸出與輸入阻抗(input impedance, output impedance) 。

c.      3. 調製訊號, Duty Cycle。

  

        以Skyworks 77643-81 [3]與Qorvo QM77032 [4] 這兩個物料為例，產品規格書上Stability 規格上皆為Load VSWR =6:1，因為是比較舊並沒有考慮到輸入阻抗Input VSWR這條件，現在比較新的產品會考慮輸入負載對穩定性的影響。

        使用者看到這個規格，直接理解是功率放大器輸出阻抗控制在VSWR 6:1內就不會產生非預期的雜散訊號(或小於規格書-36dBm/MHz的指標)，但實際使用有時候輸出阻抗還沒超過規格書上VSWR 3:1或溫度稍微低一點放大器模組就振的不要不要…點解?

 

SKY77643-81

QM77032

        可能你也遇過類似的情況，第一時會想”馬的”是不是廠商產品規格書灌水阿，怎麼一放上去就振了，也聽過廠商來解釋自激問題，原理部分可以參考慧智微彭博士[5] “PA“自激”問題的分析與解決”，因為功率放大器產生自激的原理挺複雜的，真的要整理都可以寫一本書了，這裡我們站在理性的甲方就問乙方一個問題:

“原理模擬不准沒關係，但為什麼量產MP前沒有測到呢？”

這還真是靈魂考問，功率放大器自激有時候還真的挺玄的…Magic，同一個問題你問三個人可能會得到三種不一樣的答案，而且聽起來都很有道理，這裡不討論自激原理部分，單就驗證部分舉幾個常見比較容易忽略的測試條件。

 

TDD訊號量測設定

        一般情況下如果發生自激的情形，如果觀察訊號的時域(time domain)理論上應該如下圖樣子，自激發生的時間點會隨著TXEN或主頻訊號的發射週期同上同下。

但有時候會發生在功率放大器啟動或關閉的某個點，例如以下幾個條件(可能有我沒遇過有經驗的朋友可以再分享阿)：

a. 剛好在某個功率點下，b. 偏壓電路啟動過程到穩態的某個條件、或c. 電路內部的溫度剛好夠低後面加熱後就穩定等等…。

 

        以上這幾種情況如果儀器量測設定不正確會無法正確的量測出雜散的問題，為什麼會說儀器設定不正確?  大部分寬頻數位通訊系統3G/4G/5G and WiFi的雜散測試，在規格標準上一般是定義”Average Power per ？MHz”多少頻寬下的平均功率，例如ETSI EN 301 908 4.2.4 Transmitter Spurious Emission中寫到:

“The measured average power of spurious emission…”

如果調製訊號為FDD訊號這倒是沒有什麼問題，但如果是TDD訊號而且自激訊號只發生Ramp-up或Ramp-down如上面舉的幾種例子，一樣的設定量測FDD沒問題但量測TDD就會出現被平均掉的問題。

         例如以下的例子Duty Cycle為20%的訊號，如果掃描時間設定夠長，在量測上TX ON與TX OFF會被平均顯示在儀器上，這在一般認證實驗室也沒什麼特別問題，把量測數值依照duty cycle計算後的補償係數加回來就好：

Correct factor (dB) = -10*log (duty cycle)

例如duty cycle 為50% 那校正因數為 -10*log( 0.5)也就是功率少一半-3dB，如果是20%那換算一下就是-7dB，部分認證實驗室會直接在量測結果補償這個係數，但如果這自激的時間相較於量測時間過短，量測結果就很容易被平均觀察不到。

        所以掃描時間設定多少才是正確的？ 再寫這文章2024年每間認證實驗室都不太一樣，所以這裡建議量測時間Sweep Time用儀器的auto設定，在搭配Trace設定為Max Hold加上掃描次數(counts)夠多，一般都能抓到這個異常波形，注意這方法底噪與雜散會比認證實驗室條件來的嚴格，所以不要執著要多少餘量(margin)，抓到後還須要在手動檢查是否為真實雜散訊號。

頻譜Time-Gated 的設定不正確

        另外一個偶而預見的錯誤是Spectrum Time-Gated設定區間不正確，會發生這個錯誤也是出自對雜訊訊號理論上應該會隨著主頻訊號或TXEN開啟時間同上同下的認知上，所以設定容易設定成時間週期period為20% ~ 80%來加速測試時間，但如果自激雜散以上的狀況，自然就沒辦法量測到這個問題。

 

屏蔽罩影響Shielding Case Effect

        有些朋友在專案開發調適驗證測試都沒有問題，但決定好BOM然後小批量打樣回來量測就振盪了，這個有時候是遮罩罩的影響，遮罩罩的影響可以用下面的圖來解釋，圖中省略了黑膠(molding compound)結構，常見功率放大器模組裡面集成了PAIC HBT, 匹配元件SMD，SOI SW開關，CMOS控制器與一些基板上金屬走線與走線繞成的電感元件，這裡先建構一個認知：

“兩金屬之間會形成電容”

這就是”couple”與”耦合”的說法的基礎，耦合特性根據訊號的波長(頻率)與金屬的形狀又會有電容性與電感性的區別，實際上要判斷這耦和量與是否為電感或電容性這複雜的工作還是要交給電磁模擬軟體(EM simulator)，這裡我們只須要知道兩個金屬之間會有耦合路徑存在，所以有無遮罩罩功率放大器模組內部電路元件看到耦合路徑是會不一樣，這會導致蓋上遮罩罩與沒蓋遮罩罩放大器的負載會因為這些多出的耦合路徑有所不同，通常這耦合量不大，所以對於頻率相對低的主頻訊號影響較小，但對諧波頻率影響就相對大，尤其當匹配網路的電感是拿來設計濾波器的共振腔LC tank，原本設計的notch點會因為遮罩蓋造成偏移，一蓋上去諧波(harmonics)特性會惡化很多，聰明的你可能會想到那就設計性能在有遮罩罩下最佳不就好了，但這會面臨要針對哪種高度的遮罩罩進行最佳化，如果有客戶就是使用恨天高的遮罩罩怎麼辦？到底要留多少餘量 margin在產品周會上就會爭論不休，當然如果餘量夠我想也沒有設計師願意不多留點！ 但每個指標都是互相取捨trade-off如果都能每個指標都設計到最好我想也沒人想特別保留到下一代在拿出來吧。

 

        回到自激的問題上，輸出阻抗output impedance與輸入阻抗impedance原本就是構成自激的重要條件之一，如果阻抗無論是不是因為遮罩罩改變，會不會自激本來就要從新用有遮罩罩下的條件來評估，另外一個直觀的論點是當蓋遮罩罩蓋上後這些耦合會形成輸入與輸入的回授路徑”feedback path”，這個可以套用在回授穩度條件的觀點，回授路徑會改變的Aβ值與相位θ，如果剛好滿足自激的條件那器件自然就會發生自激。

        那有EMI shielding或self-shielding這種自帶遮罩罩的元件是不是就沒有這個問題？ 理論上是沒錯都有遮罩罩了，外面再蓋一層接地遮罩罩怎麼會有影響，但我們把剛剛遮罩罩的面積跨大包含到PCB主版上其他的射頻元件，即使PA模組本身有遮罩罩最後輸入與輸出(電源也算功率放大器的輸入或輸入)還是須要連結到其他元件，這時候的耦合路徑入下所示，耦合量還是取決元件的結構，但影響比較大的一般是走線與SMD電感（有極性），有時候自激發生把電感轉個方向問題就消失了，這是因為電感繞線是有方向，電感換方向相位會反轉，破壞了滿足自激條件相位θ所以自激消失。

        遮罩罩引起的自激說實在真的不容易完全在器件量產投放到市場能夠進行100%完整的評估，如果PA Module本身有EMI shielding那還相對容易，只要考慮模組在PCB上輸入、輸出與電源線路的去耦電容(bypass capacitor)，一般如果沒有self-shielding的射頻模組剛剛講了好像很容易自激，但會自激是少數案例不自激才是多數，一般在評估板EVB (evolution board)上帶著遮罩罩驗證射頻模組會不會產生自激已經能覆蓋大部分的案例。

濾波器的影響

        有時候在前期評估內部單體測試都沒問題，遮罩罩也加了，測試條件也涵蓋所有輸出功率、溫度、電壓等條件，輸出阻抗也接了Tuner在VSWR 6:1都沒有出現自激雜散，但一上項目就振的不要不要，然後排查專案的條件也都沒有問題，輸出與輸入阻抗也在VSWR 1.5:1 內(S11 ~ -15dB)，查到最後一個部門前輩走過來，你先跳過濾波器看看，一跳過頻譜就乾乾淨淨，沒有半根毛刺這到底是怎麼回事？

帶外阻抗影響Out of Band Impedance Effect

        回頭看看自激的頻率，無論是常見的半波自激(sub-harmonic)或一些頻率較低的數百兆赫茲(MHz)，有沒有發現一點這些自激頻率都不是主頻的頻率f0，但實際在執行測試驗證Load VSWR都是指VSWR@f0，即使回過頭去問(question)射頻器件廠商規格書上的Load VSWR是指什麼條件下？主頻頻率還是全頻阻抗？大部分會得到的答案是主頻頻率VSWR@f0 。

      那實際自激的頻率VSWR＠spur是多少呢？以一個理想的帶通濾波器為例，當頻率超過帶通頻帶範圍訊號會被反射回去，也就是Γ@spur會接近1，換算成VSWR就很大20 : 1 , 30 : 1甚至100 : 1這種等級，但VSWR超過20:1 已經很大，在大都可以視為全反射，那問題是否就是這個？驗證的時候把VSWR往上加超過6:1，這樣是否能夠提前驗證找出自激的條件？

 機械阻抗調諧器Mechanical Tuner結構與原理

        在討論這個話題前先回到量測負載推移,健壯性與穩定性都會用到的儀器設備阻抗調諧器Tuner的工作原理，無論是手動或自動的機械阻抗調諧器(passive impedance tuner)結構都是長一樣如下圖所示，類似一個同軸傳輸線的結構，沒有加上Probe之前就是一條50Ω傳輸線，Probe就是一個金屬塊與傳輸線結構的接地面(ground shield)短路連接，所以當Probe往下轉靠近訊號導體的時候，會與訊號導體耦合產生寄生電容(parasitic capacitor)透過調整Probe 與訊號導體的距離(Y axis)就可以控制寄生電容的大小。

        在史密斯原圖Smith Chart上會看到的軌跡如下，先調整Probe高低(Y axis)可以調整電容值，當電容值越大待測物端看進去的反射係數Γ越大VSWR越大，當調整到預期的VSWR後，開始調整Probe的位置(X axis)，等校上就是寄生電容與待測物端50Ω傳輸線的長度，這樣就可以控制阻抗的相位θ位置。

        如果Probe能夠非常靠近訊號導體且整體Tuner等校長度夠長，那理論上可以得到史密斯原圖上的任意阻抗，這也是為什麼要買一台低頻的Tuner都非常大一台，這就是受限要在史密斯原圖上面繞一圈Tuner等校長度就至少要1/2λ，另外要Probe要很靠近訊號導體而且不能短路也不太容易，這也是為什麼Tuner結構看起來簡單但高VSWR機種廠商都賣這麼貴的原因(廠商內心一句話你行你自己做阿XD )。

 

       雖然可以合成任何阻抗點，但在量測上還是會有一些問題存在，例如主頻訊號為1GHz，目標阻抗VSWR為6:1，相位為90度，這時候計算一下對應的等校電容為6.5pF，先看一下Step 1調整電容待測物端看到的負載阻抗，主頻率VSWR是調整到6:1沒錯，但半波頻率確只有2.7 :1且頻率越低VSWR越小，反之倍頻VSWR卻高達18.6，因為電容的阻抗為1/jωC，所以當頻率低的時候電容阻抗會接近開路，頻率高的時候會接近短路，所以假設懷疑半波自激，那半波1/2f0 VSWR要拉到6:1，這樣主頻f0的VSWR就會來到18:1，在這個條件下測試穩定性是沒有什麼參考性，這條件功率放大器要考慮的已經不是會不會自激而是會不會掛了。

      調整完VSWR後，接著Step 2調整Probe的位置，當主頻阻抗調整到目標相位的時，其它頻率走的相位不一樣，這種傳統的Tuner校正的時候可以知道其他頻率的反射係數Γ與相位θ的位置，但沒辦法任意控制任意兩點頻率的位置，這個問題Tuner廠商也知道也有對應的解決方案，例如Focus Microwave推出利用多個probe[6]透過校正計算來達成任意兩點阻抗的合成，但這成本太貴而且一次只能控制2-3頻率點，在測試自激我們是不知道哪各頻率阻抗下會引起自激，這會讓整個測試變的太複雜。

短路負載Sliding Short Termination

        這裡題外講一下短路負載sliding short termination[7]，有些人會誤會這是相移器，但這設備其實是阻抗調諧器的簡化版本，剛剛提到要產生非常高的反射係數，那Probe就要精准的控制非常靠近訊號導體但又不能短路在一起，這其實是不太容易(我認為阿)，短路負載sliding short的想法就很簡單，既然很難控制那就直接短路在一起，因為直接接地所以反射係數Γ直接變成最大值1，而且全頻段都是，可以輕鬆實現低頻高反射係數Γ的條件，但不能調整 Γ值(這應該不用解釋吧)只能調整相位θ變化。

        短路負載雖然短路但還是可以透過在待測物端加入可調衰減器來控制負載阻抗，這原理可以參考之前討論串聯網路等校反射係數這一篇[8]，例如在短路負載輸出端加上1.45dB衰減器，負載端透過公式可以計算出低頻到高頻負載阻抗皆是VSWR 6:1，這時候可以解決傳統機械負載調諧低頻VSWR過低的情況。

  

 

       但用短路負載sliding short termination來當負載調諧的問題就如同剛剛上面案例，須要很多精密的衰減器，且校正相對不容易，而且與原本機械Tuner一樣，主頻阻抗VSWR@f0與雜散頻率VSWR@spur兩個獨立的頻率是相依無法控制，最多只能確認兩者的關係但無法任意控制兩個頻率阻抗，在量測上會變成主頻f0 VSWR為6:1與全頻雜散阻抗VSWR 6:1但相位組合是受限， 所以跟傳統Tuner量測方法一樣並沒辦法覆蓋全部的條件，另外短路負載一般常用在VNA校準件上，如下圖為Maury產品目錄中提到Sliding Short的基本介紹。

帶外阻抗影響量測方法: Phase Shifter＋Filter

       以上提到方法都沒辦法涵蓋主頻f0與帶外頻率spur的相位，這時候可以參考以下量測驗正方法，在Tuner與DUT之間插入相移器phase shifter與對應頻段的濾波器，在這配置下主頻阻抗VSWR與相位θ會受到Tuner的調整，但帶外頻率因為濾波器關係不受到Tuner調整的影響，雖然調整相移器主頻與其他雜散頻率都會跟著移動，但主頻可以透過Tuner這個獨立變數來達成帶內與帶外頻率阻抗的任意組和。

        這裡舉一個例子，假設天線設計加上路徑上匹配網路與濾波器的插損功率放大器模組主頻阻抗最差不會超過VSWR 3:1換算成反射係數Γ為0.5，這時候驗證主頻阻抗與帶外阻抗是否會有穩定不會自激流程如下:

0.      0. Phase shifter尺度規零.

1.      1. 調整Tuner使其在帶測物端看到主頻負載為VSWR 3:1, 相位度數0.

2.      2. 轉動Phase Shifter從度數0到度數Max.

3.      3. 重複step 0的動作，調整主頻負載為VSWR 3:1, 相位度數30.

4.      4. 重複以上動作直到主頻相位繞了360度。

        那既然自激頻率不是主頻訊號，那為什麼不控制主頻負載在50Ω然後只控制帶外阻抗來確定是否會產生自激，這樣不是比較方便且有效率？

 

          這個問題只能說可以涵蓋大部分的問題，但實際上的確有些自激的條件這兩個是互相關聯，就跟自激點與輸出功率點類似，改變輸出阻抗也改變輸出訊號的擺幅。

 

        帶外阻抗失配造成的自激其實驗證起來相當麻煩，很難覆蓋全部的條件，例如低頻低插損射頻相移器RF Phase Shifter是相當難找到的設備，一般目標會設定在半波頻率(1/2 f0)能夠覆蓋完整相位，但即使驗證出來在特定條件下有自激雜散也不代表器件真的有問題，濾波器產生的帶外高反射造成的問題，因為帶外的阻抗會被濾波器隔離不受天線阻抗的影響，所以天線的阻抗是拉不動功率放大器看到的帶外阻抗，也就是說實際上不須要評估整個帶外阻抗相位範圍(0~360度)，而且真的發生在應用上適當修改匹配網路也可以避開這問題。

結論

        要完整驗證放大器是否自激並沒有一個很全面的方法，因為實際專案狀況總是有一些與評估版EVB會有些不同，但基本上產品量產前須要驗證以下條件就9成把握沒有問題(不負任何責任個人感覺)

1.      1. 遮罩蓋 (尤其是沒有self-shielding)

2.      2. 測試條件覆蓋實際操作條件 a. 功率, 電壓, 溫度 b. 調製波形, Duty Cycle etc.

3.      3. 輸入輸出負載影響傳統機械結構已經能抓出大部分問題，如果有資源在進行帶外阻抗OOB驗證。

4.      4. 確認量測設定能夠涵蓋TDD訊號在Ramp-Up and Ramp-Down產生的雜散。  

參考文獻

[1] 平衡式功率放大器(Balanced Power Amplifier)是否能抵抗輸出阻抗失配，改善健壯性Ruggedness與電流失配下一致性Current Variation? - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/642339570

[2] 功率放大器Load Pull負載推移量測：耦合器Coupler該放在哪裡？ - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/675537140

[3] Skyworks, SKY77643-81 Datasheet.

[4] Qorvo, QM77032 Datasheet.

[5] 慧智微公眾號,  “PA“自激”問題的分析與解決”

https://reurl.cc/ad7QoY

[6] Focus Microwave, Application Note 58, “AN-58-Comparing-Harmonic-Load-Pull-Techniques-With-Regards-to Power-Added Efficiency (PAE)”

[7] Microwave101.coom, “Microwave Impedance Tuners”

https://www.microwaves101.com/encyclopedias/microwave-impedance-tuners

[8] 多重反射Multi Reflection :  Z拆成Z1+Z2會有多重反射嗎? 換個角度計算串聯網路等校反射係數Γ - MacGyFu的文章 - 知乎

https://zhuanlan.zhihu.com/p/662716456