大功率射頻SOI開關常聽到要用推疊電晶體(Stacked FET)設計，在大功率下開關的哪個地方會先掛掉呢？ 延續上回討論SOI 負電壓產生器的內容[1]，射頻開關工作時候就兩個狀態”開 ON”與”關 OFF”，一般簡化模型如同文章[2]提到，當開關開啟的狀態可以視為一個小電阻Ron，當開關關閉的時候可以視為一個電容Coff。
所以在一個SP2T的架構中，當射頻通路一開啟，整個開關的狀態會如下所示，當射頻訊號持續增加，無論什麼器件肯定是會掛掉，那射頻開關掛在哪裡？簡化SP2T電路中只有電阻R與電容C，那要壞就兩種情形：
1. 1. Ron被燒毀
2. 2. Coff被擊穿
要避免電流過大把Ron燒掉，那就把電晶體並聯(類似整個元件變大)電流承載能力也就會變大，那電容Coff就是多推疊(stacked)一顆把電壓分掉，但這兩個是有點衝突，為了增加耐電流能力並聯電晶體，這同時也會增加Coff的電容值，整個開啟通道其實就是一個RC低通濾波電路，這個會讓整個高頻的性能惡化，這也是為什麼很多射頻開關SOI制程會特別用Ron * Coff這個乘積來反應每一代制程的能力。
在GSM應用場景當天線失配或沒設計這麼好的時候，射頻訊號電壓擺幅Vpeak會高達40V [3][4]，這遠超單位電壓體的能承受的範圍，所以須要推疊(Stack)來避免元件因為電壓過高受損，參考[3]須一般須要推疊10 – 12顆，但這個取決SOI制程能力還有一部分設計能力，實際佈局上電壓分佈不會這麼理想的[5]，這個須要設計者仔細評估寄生效應對設計影響。
電晶體是三個腳的元件如果把Body算進來也可以算四根腳，而且Gate與元件之間會有一層氧化層(oxide layer)，這結構形成了電容的結構Cgs and Cgd，而且隨著制程的演進工作電壓降低的同時崩潰電壓也是一直往下降，以NXP B1107這顆用在RF開關應用5V MOSFET規格書，其中BVgs與BVgd規格書大概是1.4X 工作電壓7V，一般崩潰電壓會在1.5X工作電壓以上，但應該還是有一些特別的制程，所以常見 2.5V SOI元件BVgd and BVgs以1.5X來算也差不多是3.75V。
回到射頻開關如果堆疊了10顆電晶體，射頻訊號OFF State那在OFF STATE那一路每一顆Drain to Source Vds會除以10，如果發射訊號為40V那每一顆Vds為4V，但堆疊在最上頭的FET的Vd會直接承受射頻率訊號的擺幅，關閉狀態閘級邊壓電壓Vg為-2.5V那Vsd最高壓差可能會高達42.5V (-2.5 – 40V = -42.5V) ………..嗎？
以上的電路本身是沒有問題，但我們須要把寄生電容Cgs, Cgd與Rg考慮進來，比較複雜的還要考慮Body to Source與Body to Drain的寄生電容Cbs and Cbd [6]，但這裡簡化一下假設Cgs等於Cgd且Cgs遠大於Cds，所以可以Cds忽略不計。
實際電路閘級控制電壓Vg會透過一個偏壓電壓Rg連接過來，並且供電側放置足夠大的去耦電容或低通濾波器隔離交流訊號(AC ground)，那模型就會變成下圖的樣子，
Cgd與Cgs假設0.1pF，射頻訊號頻率為1GHz，此時當電容阻抗 -j1592Ω，如果Rg電阻夠大（大過電容容抗），也就是射頻訊號看到不Rg，Vg的電壓會等分除以二，如果Rg電阻太小會把Vg的電壓往下拉，造成Vd電壓過大，我們觀察一下只有一顆電晶體Rg分別100k與1k的分壓情形：
1.
Rg = 100kΩ, Vg與Vd最大的電壓差Max Vgd為0.5V (1/2 Vd)
2.
Rg = 1kΩ, Vg與Vd最大的電壓差Max Vgd為0.73V 。
如果Rg遠大於寄生電容Cgs與Cgd，此時閘級上的電壓會隨著RF訊號一起擺動電容，假設元件對稱Cgs=Cgd，那Vg上面的電壓會等於1/2Vd，這裡假設Cgd與Csg最大能承受的電壓為0.5V，當Rg夠大100k的時候，Vpeak電壓可以到1V，但當Rg相對小為1k的時候，第一顆Vg分壓下來的電壓會小餘1/2Vd，為了讓不讓Cgd超過0.5V輸入訊號RF Signal電壓Vpeak要降到0.67V，計算一下整體最大功率承受能力惡化了：
20*log(0.67/1)=-3.48dB.
來看一下兩顆電晶體推疊的情形，當Rg為100k的時候，Vgd不超過0.5V可以直觀的想到最大電壓承受能力會翻倍(x2)，換算成dB則是多了6dB，但當Rg 一樣為1k的時候，此時功率承受能力會惡化:
20*log(0.636/2)=-9.9dB
那為什麼不把Rg變的夠大不就好了？這個可以參考[7] pSemi “RF Switch FET Low Frequency
Power De-Rating: Design Challenges and Trade-offs”這篇文章，最直接聯想到的問題是Rg過大整體的開關時間會變慢(RC time
constant)，當然還有一些跟制程相關的因素，但在常用的Sub3G頻率範圍700MHz ~ 2700MHz似乎都不是太大的問題，但在超低頻(<100MHz)這個問題就會浮現出來了，例如剛剛的案例把頻率降低到50MHz，在兩顆疊管的情況下電壓分佈就開始不均勻，如果推疊數量更多這問題會更嚴重。
例如pSemi PE42525這顆超高頻60GHz SOI開關的規格書[8]，在頻率低於5GHz的時候整個功率承受能力隨著頻率變低而變低，但這可能是這顆產品是特別設計在超高頻應用，但如同[7]提到如果是工作在超低頻<100MHz整個開關設計考量會變的不太一樣。
這文章就寫到這裡了，主要是最近回顧SOI開關的一些文章的一些筆記並與朋友之間討論曾經卡住的的盲點，也補充先前一篇CW與Pulse Mode時候看到低頻功率下降問題[9]做個小筆記，如果有寫錯或要討論也歡迎留言給我。
參考資料
[1] 為什麼SOI射頻開關會產生干擾(desense)？規格書沒有告訴你的事雜散特性 - MacGyFu的文章 - 知乎
https://zhuanlan.zhihu.com/p/1696705135
[2] Marki Microwave Technical Note, “Why SOI? Marki Enters the Silicon
World”
https://markimicrowave.com/technical-resources/tech-notes/why-soi-marki-enters-the-silicon-world/
[3] Alvin Joseph, Alan Botula, James Slinkman, Randy Wolf, Rick Phelps,
Michel Abou-Khalil, John Ellis-Monaghan, Steven Moss, and Mark Jaffe, “Power
Handling Capability of an SOI RF Switch”, 2013 IEEE Radio Frequency Integrated
Circuits Symposium
[4] High Voltage Antenna Tuner: 如何產生高電壓射頻訊號來驗證Vpeak - MacGyFu的文章 - 知乎
https://zhuanlan.zhihu.com/p/686281878
[5] Yu Zhu, Oleksiy Klimashov, Ambarish Roy, Guillaume Blin, David
Whitefield, and Dylan Bartle, “High Voltage SOI Stacked Switch with Varying
Periphery FETs”, Skyworks Solutions, Inc.
[6] Arash Hejazi ; Reza E. Rad ; S. A. Hosseini Asl ; Kyung-Duk Choi ;
Joon-Mo Yoo; Hyungki Huh; Seokkee Kim ;Yeonjae Jung ;Kang-Yoon Lee; “A
High-Power 3P3T Cross Antenna Switch with Low Harmonic Distortion and Enhanced
Isolation Using T-Type Pull-DownPath for Cellular Mobile Devices”, Sensors
2022, 22(14), 5461
[7] Jarred Moore, pSemi Senior Staff Field Applications, “RF Switch FET
Low Frequency Power De-Rating: Design Challenges and Trade-offs”
[8] pSemi, PE42525, UltraCMOS® SPDT RF Switch, 9 kHz–60 GHz
[9] 射頻器件的功率耐受度與調製波型的關係？要用CW, Pulse
Mode還是Modulation Signal測試驗證呢？ - MacGyFu的文章 - 知乎
https://zhuanlan.zhihu.com/p/706304516
