數位訊號SPI, MIPI RFFE走線需要阻抗控制嗎? 如果要設計到50Ω那接兩台設備就不是100Ω?

 

        身為一個資深RF工程師，在PCB設計階段Check List一定會有RF訊號走線必須要阻抗控制，無論是50Ω還是75Ω系統，最近在支援客戶的過程，突然被詢問到SPI需要阻抗控制嗎?  如果是一個Master掛兩個以上Slave的配置，那阻抗線是Master to Slave A與Master to Slave B都設計成100Ω，然後並聯起來變成50Ω嗎?

        說實在之前沒想特別想過這個問題，之前射頻前端RFFE也跑到52MHz，線也是接起來能動就好，也沒特別想過要不要阻抗控制，這個是數位電路不是射頻電路，I/O端口輸入阻抗都是高組抗High-Z，假設發射端的內阻為RS，一般數位電路的驅動能力不會太強，因為RL很大，所以輸出端的電壓會直接透過分壓Vin*(RL/(RS+RL)，源頭如果為1.8V輸入端偵測到的高電壓也會是1.8V。

        以一個射頻老屁股的思維，電路學與射頻電路的差別，就是要把波動方程引入，訊號是由入射波與反射波的疊加組成，這時候在以上電路我們加入一個50Ω傳輸線，假設數位I/O的內阻為30Ω，輸入訊號為一個1ns寬度的單一脈衝波，入射波經過一個50Ω傳輸線電性長度為10ns。

        訊號傳輸線輸入端V0因為RS 30 Ω與傳輸線50 Ω不匹配，這邊就會發生多重反射[1]，入射電壓為1.12V的脈衝波，當訊號經過此傳輸線30cm 10ns到High Z負載端，這個街面會在發生一次多重反射，因為為高組抗負載所以電壓會全反射與入射電壓疊加，所以會量測到兩倍的入射電壓1.12*2 = 2.24V。

 

        此時訊號旅程還沒結束，從負載反射回來的訊號沿路返回，時間經過15ns的時候會在傳輸線中間觀察到1.12V脈衝電壓，然後在20ns的時候又回到發射源，此時又會在發生一次多重反射，但這次因為是50Ω傳輸線入射到30Ω的負載，所以反射波會是負號-0.28V，與入射的1.12V疊加變成0.84V，然後再來一次直到訊號淹沒到雜訊以下。

        很多的模擬工具可以協助圖形化這個結果，如下是用QUCS STUDIO的模擬結果，有興趣的可以下載下來自己實驗看看。

 

        以上這過程可能有一點點反直覺，輸出1.8V脈衝波到負載變成2.24V了? 如果把RS負載驅動力變成100Ω那負載電壓VL只會剩下1.2V，這是為了方便舉例觀察所以用了大於訊號寬度的頻寬(1ns)的傳輸線，一般走線佈局傳輸線長度或延遲時間會小於脈衝寬度，所以在反射與入射波只會差一點點，影響只會在訊號的一開始與結束的時間點，看起來會像是”Damping”  或”Ringing”。

         把原本的傳輸線從10ns延遲改成0.5ns下，輸出的RS分別為30Ω與100Ω，原本30Ω在負載端會衝到2.24V會變成訊號上升的一小段時間，然後收斂到1.8V，訊號下緣部分會變成下衝到-0.45V，變成熟悉觀察到的波形樣子。

       

        有了以上的基礎認知，當訊號一開始從發射端送去，沿著阻抗為Z0=50Ω的傳輸線傳播，到接收端如果為阻抗匹配，這時候電壓會等於入射電壓，也就是為1/2*VS，但現在輸入端為高阻抗High-Z，所以與傳輸線阻抗50Ω相比會讓訊號接近全反射，輸入端VL電壓會疊加變成兩倍也就會等於VS。

        但反射波會繼續延遲傳輸線傳導回發射端，阻抗匹配的目的是讓從負載端(Slave)反射到發射端(Master)完全被匹配，不再有多重反射的行為發生，在接收端就不會看到Damping or Ring的現像。

 

 

        以剛剛RS 30Ω的例子，我們可以在靠近輸出端串聯一個輸出電阻20Ω，把20Ω算成RS的一部分，所以負載電壓VL就可以觀察到一個與輸入訊號相差0.1ns的完美方波，但如果本來驅動就弱，所以會看到上昇時間讓類似RC充電變慢的波形，如果網路查可能會查到串聯電阻在22 ~ 33Ω之間，這個其實已經假設驅動能力的等校RS為12Ω ~ 28Ω之間。

        如果是一個Master拖著兩個Slave那要不要阻抗線要不要更改，從上面整串流程看下來，如果傳輸線長度的延遲與訊號的週期的相近，是需要進行SI Signal Integrity訊號完整性的評估，這個當然包括傳輸線的阻抗，例如剛剛的案例如果接了兩個SLAVE，而且傳輸線長度並不等長，SLAVE A與SLAVE B反射訊號會互相串擾，調整電阻其實很難兼故兩個負載訊號，下圖為傳輸線一個為0.5ns一個為2ns的場景。

 

        但如果是控制長度在一樣，這個調整電阻就可以一起調整整個調整會比較簡單，但回到實務點，例如MIPI RFFE 52MHz在接兩個以上SLAVE元件也沒考慮這麼多，隨便接也會動，這個問題還是在實際上走了多長的傳輸線，例如用TH=10ns, TL=10ns也就是等於50MHz的Clock Rate，走線上分別走了15cm 5ns與30cm 10ns兩條線，實際上PCB版材介電係數為4左右，所以等校長度會等於PCB線上的7.5cm與15cm。

         如果什麼都不調整其實眼圖Eye Diagram看起來還是挺清楚的，當然還可以在對串聯電阻調整，可以得到一個比較平滑的曲線，但很多時候都會粗暴一點直接增加驅動能力，等校上也就是RS 電阻變小，例如從30Ω變成15Ω，這時候上昇與下降速度都會比較陡峭，也會有Overshoot與Undershoot的行為，這個對EMI/EMC會不友善，但大部分時候躲在屏蔽蓋裡面，問題也不大。

        所以SPI  or MIPI RFF要不要阻抗控制? 整個實驗做完其實答案是YES，但因為整個機制與射頻電路把全部阻抗都匹配到50Ω不同，數位訊號在意的是訊號完整性，並不一定要控制到50Ω，重點是整個佈局走線是否有考慮到訊號完整性與元件之間的互擾行為。

參考文獻

[1] 多重反射Multi Reflection : Z拆成Z1+Z2會有多重反射嗎? 換個角度計算串聯網路等校反射係數Γ

https://emilymacgyfu.blogspot.com/2021/07/multi-reflection-zz1z2.html