前言
ESD可靠性測試......產品上市前的最後一哩路，讓無數工程師大聲吶喊WTF的問題，電子業從IC到產品，一定都會接觸到ESD的個問題，終端產品成品會用ESD槍( IEC 61000-4-2)來模擬環境的靜電傷害，IC單體則會用HBM(JEDEC/MIL)來類比生產過程的靜電等級，或測試插座突破Surge/IEC 61000-4-5的標準，在測試訊號上原理基本都是相同，先針對機器內部電容充電到指定電壓後，然後再對待測物放電(Discharge)，就如同電池有正負電極一樣，HBM, ESD Gun或Surge等都是紅黑訊號接到待測物的兩端點進行放電。
以下是HBM與ESD
Gun/IEC 61000-4-2的簡易模型，這兩個標準最大的差異在充電的電容大小與放電路徑上面的電阻值，你可以質疑HBM
(Human Body…)都說Human Body了這等校模型能代表全部的狀況嗎？
當然不行這個測試只適用這個情況，現實狀況的放電模型是多變，但這標準測試還有比較上的意義。
“所有標準的目的是讓製造商有一個相同的環境下進行”
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以上面簡單的HBM與ESD Gun (IEC
61000-4-2)舉例，假設兩個模型內部電容都分別充電到8000V，待測物DUT因為ESD訊號被觸發在瞬間呈現短路0Ω，此時流過待測物的瞬間電流最大分別為:
HBM:
8000V/1500R=5.33A
ESD Gun: 8000V/330R =24.24A
可以看出來一樣是1000V的測試，不同的標準下最大電流會相差5倍，實際電路以我工作經驗也大概會差3倍以上，但這差異並不是絕對，每個電路狀況可能不太一樣，就跟冬天時候有人容易被靜電電到，有人就不容易被電到感覺一樣。
ESD Gun IEC 61000-4-2 真實波形
上面比較簡易模型HBM與實際ESD Gun輸出的波形[1]相比，真實的IEC
61000-4-2 短路電流會在10ns左右沖到最高，然後在20ns左右會有一個次高電流平臺，想想這個短路電流波形用150pF 加上330Ω的簡易模型是跑不出來的。
這裡參考[2][3]中的IEC 61000-4-2 spice model，與簡易模型相比核心是相似都是對150pF與330放電路徑，但這個複雜模型多了電感與一個小旁路電容8pF，我們先看一下開路電壓波形，下圖是針對這兩種模型，電容先充電到8000V，然後對1MΩ放電，兩者的開路電壓看不出什麼差異。
我們把負載設定成短路，觀察流過DUT的電流如下，兩者的差距就出現了，因為電感的存在，實際瞬間放電電流會比間單模型來的高，但時間很短，總放電功率是一樣的，因為主要儲存電荷的電容還是維持在150pF。
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EOS浪湧Surge IEC 61000-4-5
另外一個經常聽到的失效測試為浪湧Surge，但常常會有一種說法:
“這整個都燒黑了，這失效行為是EOS過流失效，不是ESD過壓失效, 所以元件燒黑就是過流EOS造成，不是過壓？”
這句話也不能說不對，因為會燒黑一定是有大電流流過，但要有大電流也要有對應的電壓才能形成，這有點像互為因果關係。
大電壓 > 導通 > 大電流 > 燒黑..
所以大電流與大電壓其實可以說是在講同一件事情，但為什麼還分ESD測試與EOS浪湧測試呢？
EOS的等校模型[1]如下，跟HBM與ESD Gun槍比較起來好像複雜很多，多了電阻Rs1, Rm, Rs2與電感Lr，源頭也是電容Cc先充電到指定電壓，然後S1對電阻放電，好像也沒什麼特別的，為什麼這個會特別容易把元件燒黑呢？
下圖我們把ESD槍與浪湧Surge對一個高阻抗負載放電300V，兩者的Vpeak電壓都為300V，而且ESD槍的電壓還維持久一點。
這裡假設電壓導致元件突然導通，導通電阻為0.1Ω，此時ESD Gun電流只有1.2A而且時間非常短，浪湧模式電流高達75A切維持超過數十微秒，就跟人被電到一樣，重點是流過的電流是多少，在高的電壓如果不能提供足夠大與足夠久的電流，元件是不會受到多大的傷害。
所以回到本質問題，無論是ESD槍或浪湧測試，會讓元件掛的都是電壓超過元件的耐受電壓，ESD失效是瞬間功耗高但時間短，所以元件最弱的位置會瞬間燒穿後，能量無以為繼所以不會看到整個元件燒黑。
CDM Charge Device Mode行為模式
CDM Charge Device
Mode就沒辦法像上面的測試一樣，可以拉出兩根紅黑線接上兩個IO pin這麼單純，CDM主要精神是在模擬元件在還組裝過程，因為環境沒有控制好累積靜電電荷在元件身上。
在與主機板PCB碰觸的瞬間造成的放電現象，如果你冬天常被”靜電”電到就更容易理解，身上因為種種遠因累積了大量電荷，這些電荷平常摸木頭等絕緣表面的時候會留在原處不動，但一旦有機會接觸導體比方說喇叭鎖門把，鐵櫃甚至拉鍊等就會迅速移動也就是大電流產生，雖然瞬間電流很大但時間很短，所以總能量並不大，就是會叫一下，不然不就冬天一到不就一堆人被靜電電成黑炭........
CDM校正電路模型
所有標準都一樣必須要能夠可執行與複製(executable
and reproducible)，所以JEDEC/AEC就規範了標準測試方法來模擬CDM的行為模式，為了要模擬CDM的行為，我們先講一下測試環境，一塊很大的金屬充電板Charge
Plate與待測物隔著一個FR4絕緣材質(規範中有定義其厚度)，校正模組為一塊圓形金屬塊，但放置在FR4上面與Charge Plate之間電容量CDG為4pF. (這一點就JEDEC and AEC就都規範不同的校正電容，但骨子裡是一樣的原理)。
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CDM放電模型 |
Field Charge and Filed Induced 充電行為, 初始條件Initial Condition
CDM是在模擬元件在生產過程中累積的電荷沒有正常被釋放掉導致的放電行為，我們先拿Cal Kit當作待測物，放置在Filed
Plate上面後，然後開啟HV高壓電源供應器，上面的探針還沒點到校正金屬圓盤(Cal
Kit Metal)。
整個電路會有三個基本電容CDF, CDG與CFG,。CDF不用說就是DUT與Filed之間的等校電容量，在這裡我們以[4] AEC 4pF為例，CDG則是與上面GND Plate等校的電容量，但這個通常要遠小於CDG，另外一個是CFG則是上方的GND Metal與下面的Filed Metal等校的電容值，這個值就取決Pogo pin的長度與GND Plate的面積(平板電容公式)，這裡我沒有找到一個明確的數值，但有一篇blog[2]]有提到EM模擬約16pF，我們姑且先用16pF來觀察。
下面以250V為例子，VDUT最後穩定的電壓與CDF and CDG相關，但因為CDG都很小，最以一般來說DUT都會很接近250V。
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初始條件Initial
Condition |
Pogo Pin等校電路與放電waveform
下圖AEC_Q100-011C1檔[4][5]中有規範校正電路的放電電流波形(Current Waveform)，可以看出來電流有Dampping的現象，這也代表整個放電路徑中要有電感Inductor存在，否怎一個RC充放電網路是不會有Damping(上下擺動)的行為。
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AEC_Q100-011C1 |
再來就是湊答案的過程，因為無論是JEDEC or AEC沒有明確定義出Pogo
pin寄生的電感與電阻值，這裡我拿[2]裡面提到的數值來參考，L=9nH,
R=26Ω，跑起來的Current Waveform Ip = 6A，結果跟規格還有差異，但整個形狀就差不多是這樣，最後就是修一下Pogo的參數(物理參數)來達到規範的放電規格，所以每一個流派就會有不同模型。
不好捉摸的Field
Charge行為
從CDM校正板的放電模型可以理解整個Device充放電的機制，所以也沒有一台CDM
generators能夠伸出一正一負的紅黑線來執行驗證，整個驗證需要一台高壓電源供應器與對應的充電板Field
Charge Plate與Pogo Pin與對應的置具平臺。
另外直觀上可以知道CDM的放電鋒值電流Peak會遠高於HBM or ESD Gun，但時間短很多<1ns，但瞬間即是永恆，傷害一旦而且實際電路放電行在Spice
Model上面的描述就變得更為複雜，放電路徑可能變得很多元，不良樣品分析與改善對策也相對於HBM/Surge/ESD
Gun來的複雜。
參考文獻
[1] Wikipedia, IEC 61000-4-5https://en.wikipedia.org/wiki/IEC_61000-4-5
[2] A
SIMPLE SPICE ESD GENERATOR CIRCUIT BASED ON IEC61000-4-2 STANDARD
https://youspice.com/simple-spice-esd-generator-circuit-based-on-iec61000-4-2-standard/
https://incompliancemag.com/article/simulating-small-device-cdm-using-spice/
[4]
AEC, AEC - Q100-011 Rev-C1, CHARGED DEVICE MODEL (CDM), ELECTROSTATIC DISCHARGE
TEST
http://www.aecouncil.com/Documents/AEC_Q100-011C1.pdf
[5] IEEE, Predict the Product Specific CDM Stress Using Measurement-based
Models of CDM Discharge Heads
[6] Qorvo, SEED Methodology for Optimizing an ESD RF Front-End Design
https://www.qorvo.com/design-hub/blog/seed-methodology-for-optimizing-an-esd-rf-front-end-design
[7] IEEE,Progress Towards a Joint ESDA/JEDEC CDM Standard:Methods, Experiments,
and Results
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